搓了一个顺序执行 5 级流水线的 MIPS64r6el SoC SystemVerilog 实现和几个小外围设备协议
用的 Verilator 做仿真, 地址在: github.com/nambers/0dMIPS
当然现在的实现比较 naive(尤其是内存部分), 大体上基本就基础的流水线设计, 根据
MIPS Architecture For Programmers Volume II-A: The MIPS64 Instruction Set, Document Number: MD00087, Revision 6.06, December 15, 2016 和 MIPS Architecture For Programmers Volume III: MIPS64 / microMIPS64 Privileged Resource Architecture, Document Number: MD00091, Revision 6.03, December 22, 2015
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理论上是可以移植到 FPGA(?) 但是我手上暂时没 FPGA 所以就没试(同时也要确保时钟和其他的 bflash IP core)
小 demo:
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